在生成式 AI 與高頻寬運算需求爆發的浪潮下，台積電的 CoWoS（Chip-on-Wafer-on-Substrate）產能成為全球科技巨頭爭奪的關鍵戰略物資。為了突破 300 mm 晶圓級先進封裝的產能天花板，半導體與顯示器供應鏈紛紛將目光轉向「面板級扇出型封裝（Fan-Out Panel-Level Packaging, FOPLP）」，試圖透過大尺寸方形載板的面積優勢，舒緩高階晶片封裝的供需失衡。
先直接回答核心問題：FOPLP 在短期內無法直接取代頂規的 CoWoS 產能，但能對先進封裝版圖產生強大的「降維分流」效益。 原因在於旗艦級 AI 晶片（如 NVIDIA Blackwell 或 AMD Instinct 系列）需要高達 8 顆甚至更多的高頻寬記憶體（HBM），依賴微米與次微米級（Sub-micron，線寬線距 0.4 µm 至 0.8 µm）的矽中介層（Silicon Interposer）進行超高密度互連，這是目前以有機聚合物為介電層、線寬線距普遍落在 2 µm 至 5 µm 的 FOPLP 難以完全跨越的物理階梯。
然而，FOPLP 帶來了顛覆性的成本與面積紅利。透過 510 mm × 515 mm 甚至 600 mm × 600 mm 的大尺寸方形基板，不僅單批次處理面積提升 3.7 至 5.1 倍，更將基板邊緣幾何利用率從傳統圓形晶圓的 85% 躍升至 95% 以上。本文將從幾何利用率、材料熱膨脹係數（CTE）失配、模壓翹曲（Warpage）力學到晶粒位移（Die Shift），帶你全面拆解這場半導體形狀革命背後的工程挑戰與真實定位。
CoWoS 產能吃緊的根源：晶圓級封裝與矽中介層的物理瓶頸
要理解 FOPLP 為什麼受到產業界熱捧，必須先看清 CoWoS 的結構特徵與產能窒息點。
主流的 CoWoS（特別是應用於旗艦 AI 晶片的 CoWoS-S）採用「2.5D 異質整合」架構。其結構可拆解為三層：最上層是運算邏輯晶粒（SoC / GPU / ASIC）與多顆高頻寬記憶體（HBM）；中間層是一整片由純矽打造的「矽中介層（Silicon Interposer）」；最下層則是傳統的有機覆晶球閘陣列（FCBGA）載板。
矽中介層的核心任務，是透過微米級金屬線路與直通矽晶穿孔（TSV），在邏輯晶片與 HBM 之間建立數千條超高頻寬、超低延遲的並行資料通道。為了實現亞微米（Sub-micron）等級的線寬與線距（L/S 達 0.4 µm / 0.4 µm），矽中介層必須在 12 吋（300 mm）晶圓代工廠內，使用高階半導體步進曝光機（Stepper）、化學機械研磨（CMP）與深反應離子蝕刻（DRIE）機台製造。
這種極致精細的結構，帶來了嚴苛的產能瓶頸：
- 光罩尺寸限制（Reticle Limit）與拼接難題：標準半導體步進機的單一曝光視場（Reticle Field）通常約為 26 mm × 33 mm（約 858 mm²）。新一代 AI 模組動輒需要 2.5 至 3.3 倍光罩面積的中介層（超過 2,000 至 3,000 mm²），必須透過多次精密的光罩拼接（Stitching）技術完成，這使曝光機的運作時間大幅拉長，產出速度受限。
- 大尺寸晶圓切割損耗：在一片直徑 300 mm 的圓形矽晶圓上（面積約 70,686 mm²），扣除晶圓邊緣排除區與幾何切割浪費，只能切割出十多顆面積高達 50 mm × 50 mm 以上的巨大中介層。只要晶圓出現微小局部顆粒缺陷，良率損失便極為顯著。
- 設備資本支出與產能擴張週期：矽中介層製造佔用珍貴的 12 吋晶圓廠無塵室與高階製程機台，使得擴產週期長達 12 至 18 個月以上，無法在短時間內跟上 AI 伺服器爆發式的晶片需求。
若想進一步釐清半導體封裝從傳統導線架、打線封裝一路演進至 2.5D/3D 異質整合的完整脈絡，可先參閱站內關於Advancements in packaging technology的技術沿革分析。
面板級扇出型封裝（FOPLP）是什麼？方形載板的尺寸革命
扇出型封裝（Fan-Out Packaging）的基本概念，是跳過成本高昂的 IC 載板，將切割完成的晶粒（Die）主動面朝下貼附於臨時載板上，再以環氧模塑膠（Epoxy Molding Compound, EMC）進行模壓封裝，形成人工重組載板（Reconstituted Substrate）。隨後在晶粒表面與模壓區域上製作多層薄膜「重布線層（Redistribution Layer, RDL）」，使金屬訊號接點能延伸（Fan-Out）至晶片本體以外的區域，再植上微錫球完成外部互連。
當這個重組基板是 300 mm 圓形晶圓時，稱為「晶圓級扇出型封裝（FOWLP）」，台積電知名的 InFO（Integrated Fan-Out）即屬於此類。
而「面板級扇出型封裝（FOPLP）」則是將載具從直徑 300 mm 的圓形晶圓，直接替換為邊長 500 mm 至 700 mm 以上的大尺寸矩形玻璃、金屬或有機面板.
| 規格與代號 | 載板形狀 | 尺寸 (mm) | 基板面積 (mm²) | 相當於 12 吋晶圓倍數 | 主要推動者與設備生態 |
|---|---|---|---|---|---|
| 300 mm Wafer (FOWLP) | 圓形 | 直徑 300 | 70,686 | 1.0x (基準) | 台積電、日月光、Amkor (半導體設備) |
| 510 × 515 Panel | 矩形 | 510 × 515 | 262,650 | 3.72x | 日月光、力成科技 (先進封測 OSAT) |
| 600 × 600 Panel | 矩形 | 600 × 600 | 360,000 | 5.09x | 群創光電、晶圓大廠技術研發 (G3.5 改造) |
| 620 × 750 Panel | 矩形 | 620 × 750 | 465,000 | 6.58x | 顯示器 G4.5 產線轉型評估 |
從上表可以清楚看出幾何尺度的躍升：一片 510 mm × 515 mm 的面板面積相當於 3.7 片 12 吋晶圓；而 600 mm × 600 mm 面板更是單片達到 12 吋晶圓的 5.1 倍。這意味著在塗佈、曝光、電鍍與模壓等單一製程工序中，單次機台動作所處理的晶片產出數量呈數倍放大。
圓形 vs. 方形：面積使用率與邊緣損失的幾何數學題
除了面積總量的暴增之外，FOPLP 最具說服力的原創價值在於「幾何有效利用率（Area Utilization Rate）」的根本改善。
在晶圓製造與晶圓級封裝中，半導體元件全都是正方形或長方形，但承載工具卻是圓形的矽晶圓。圓形幾何邊緣與矩形晶粒之間，存在不可避免的「弧弦損失（Chord Loss）」。
此外，為了避免化學藥液殘留、邊緣夾具刮傷與邊緣膠層厚度不均，晶圓外圈必須保留 3 mm 至 5 mm 的「邊緣排除區（Edge Exclusion Zone）」。當封裝體面積較小（例如 5 mm × 5 mm 手機射頻晶片）時，晶圓利用率約在 82% 至 85% 之間；但當封裝體邁向大晶片模組（例如 40 mm × 40 mm 或更大）時，圓弧周邊無法形成完整矩形的位置大幅增加，實際有效面積利用率往往會跌破 75%。
相較之下，方形面板與矩形晶粒具有天然的幾何同構性。以 510 mm × 515 mm 面板為例，即使考量面板夾持、真空密封與邊緣電鍍效應而保留四邊各 10 mm 的保護邊界，其有效操作區域仍達到：
有效可用面積 = (510 – 20) × (515 – 20) = 490 × 495 = 242,550 mm²
總面積使用率達到：
面積利用率 = 242,550 / 262,650 ≈ 92.35%
若製程技術將邊界寬度壓縮至 5 mm，面積利用率更可輕鬆衝上 95% 以上。
在相同面積的消耗下，大尺寸方型基板的「廢料邊緣損失」遠低於圓形晶圓。對於動輒整合多顆晶粒的高單價系統級封裝（SiP）與小晶片（Chiplet）模組而言，這額外換來的 10% 至 15% 晶粒產出，正是左右晶片量產毛利的關鍵差異。
大尺寸面板的物理挑戰：熱膨脹係數（CTE）失配與翹曲（Warpage）
既然方形面板的面積與成本效益如此誘人，為什麼 FOPLP 沒有在一夜之間席捲整個先進封裝市場？
答案只有一個：尺寸越大，物理定律帶來的反撲力道就越殘酷。最嚴峻的工程壁壘就是翹曲（Warpage）。
面板級封裝是由多種性質迥異的材料層層堆疊而成的人工複合板，主要材料包含：
- 矽晶粒（Silicon）：熱膨脹係數（CTE）極低，約為 2.6 至 3.0 ppm/°C。
- 重布線層銅金屬（Copper RDL）：CTE 約為 16 至 17 ppm/°C。
- 有機介電層（Polyimide / PBO）：CTE 約為 30 至 60 ppm/°C。
- 環氧樹脂模塑膠（EMC）：在玻璃轉移溫度（Tg）以下約 7 至 15 ppm/°C；超過 Tg 之後激增至 30 至 50 ppm/°C 以上。
- 暫時性支撐載板（Glass / Steel Carrier）：玻璃載板約 3 至 8 ppm/°C；金屬不鏽鋼載板約 11 至 17 ppm/°C。
在薄板力學的彈性彎曲理論中，受熱應力作用的薄板最大形變量（翹曲位移量 w）與特徵長度的二次方成正比：
翹曲位移量 w ∝ (Δα × ΔT × L²) / t
其中 L 為基板特徵邊長，t 為厚度，Δα 為異質材料間的熱膨脹係數差值，ΔT 為模壓烘烤固化（150°C～175°C）降至室溫（25°C）的溫差。
當基板尺寸從 300 mm 直徑的圓形晶圓跨越到 600 mm 的方形面板時，邊長 L 整整翻倍。這意味著在材料厚度與溫差相同的條件下，面板級基板承受的翹曲變形驅動力是晶圓級的 4 倍以上！
翹曲一旦超過容許範圍（實務上通常要求面板全局翹曲小於 1 mm 至 2 mm），會引發致命的製程災難：
- 傳輸機械手臂抓取失效：真空吸盤在嚴重下凹（Smile）或上凸（Cry）的面板上無法形成負壓氣密，導致搬運掉板或破片。
- 曝光焦深（Depth of Focus, DOF）超出公差：高解析步進曝光機的焦深往往只有數微米。如果面板在真空吸盤吸附後仍存在局部百微米級的起伏，曝光圖案就會失焦，導致線寬模糊、微導通孔未完全穿透甚至金屬短路。
若想深入探討多層異質材料在回焊與冷卻循環中熱應力如何累積、以及如何透過陰影莫爾紋（Shadow Moiré）等光學方法即時量測熱變形，可以進一步閱讀站內關於Discussion on Thermal Deformation Issues of IC Packaging Substrates的系統性分析。
模壓材料收縮與晶粒位移（Die Shift）：重布線層（RDL）的對位公差
除了巨觀的面板翹曲之外，微觀層面的晶粒位移（Die Shift）則是 FOPLP 影響良率的第二道鬼門關。
在扇出型製程中，晶粒必須先透過取放機（Pick & Place）以高精度暫時固定於暫時載板的黏著層上，接著送入模具進行環氧樹脂模壓（EMC Molding）。
在模壓高溫固化過程中，環氧樹脂聚合物分子鏈互相交聯，會產生顯著的化學體積收縮（Chemical Cure Shrinkage），典型收縮率約在 0.2% 至 0.8% 之間；隨後由高溫冷卻至室溫時，又伴隨熱膨脹冷卻收縮。同時，熔融樹脂在模穴中高速流動時，對晶片產生的黏滯拖曳力（Mold Sweep）會推擠晶粒，造成晶粒在 X、Y 平面產生微米級的位置平移與 θ 旋轉角度偏移。
在傳統 300 mm 晶圓上，晶粒位移可以控制在 ±2 µm 至 ±3 µm 以內。但在 500 mm 至 600 mm 的巨大面板上，非均勻的收縮力矩疊加後，面板邊緣處的晶粒位移往往會飆升至 ±5 µm 甚至更高。
如果第一層重布線層（RDL）要連線的晶片焊墊（Pad）尺寸只有 10 µm，而層間微導通孔（Via）直徑為 5 µm，一旦晶粒位移達到 5 µm，導通孔就會直接切出焊墊外邊緣，造成開路報廢！
為了壓制這種模塑膠流動與收縮造成的晶粒偏移，封裝業界全面從傳統的「轉注模壓（Transfer Molding）」轉向「真空液態／顆粒壓縮模壓（Compression Molding）」，以垂直施壓消除橫向流動衝刷。若想了解不同封裝模具的流道設計、成型模穴壓力平衡與除氣排氣閥構造，推薦參閱站內針對Understanding Common IC Plastic Packaging Molds的深入解說。
針對已產生的微幅晶粒位移，設備商則開發出「適應性光罩對位技術（Adaptive Patterning Lithography）」。曝光機在施作 RDL 之前，先透過高倍率光學系統高速掃描面板上每顆晶粒的實際位置，動態計算偏移矩陣，並以無光罩數位光刻或局部步進調整，即時修正每一處的曝光圖案座標，強行將 RDL 接點精準落在偏移的晶片焊墊上。
玻璃載板 vs. 金屬載板：製程設備改造與資本支出的平衡點
在 FOPLP 產線中，支撐整個大面積模組的「暫時載板（Carrier）」材質選擇，直接決定了翹曲控制能力與後續的製程設備架構。
目前業界主要在「玻璃載板（Glass Carrier）」與「金屬載板（Metal Carrier，多為不鏽鋼）」之間進行權衡比較：
| 評估維度 | 玻璃載板 (Glass Carrier) | 金屬不鏽鋼載板 (Metal Carrier) |
|---|---|---|
| 熱膨脹係數 (CTE) | 3.0 ～ 8.0 ppm/°C（可高度客製化匹配矽） | 11.0 ～ 17.0 ppm/°C（與矽落差較大） |
| 表面平坦度 (TTV) | 極高（TTV < 1～2 µm），利於細線寬曝光 | 中等（易受滾軋微紋理與加工殘留應力影響） |
| 光學穿透性 | 高穿透度，支援紫外光（UV）/綠光雷射剝離 | 不透光，無法進行光學雷射脫膜 |
| 脫膜技術 (Debonding) | 雷射剝離（Laser Debonding），常溫、低應力 | 熱滑移脫膜（Thermal Slide）或化學溶劑浸泡 |
| 機械強度與破片風險 | 質脆，邊緣微瑕疵可能導致災難性碎裂 | 極高韌性，無碎裂風險，耐高壓衝擊 |
| 載板重複利用成本 | 需高精度邊緣研磨清洗，回用成本偏高 | 重複回用耐用度高，洗淨耐化學性強 |
玻璃載板因其具備極佳的平坦度、可調控的 CTE（能夠極致貼近矽晶粒與 EMC 固化後的等效膨脹率），以及支援穿透式紫外雷射剝離技術，目前已成為高階 FOPLP（線寬線距 ≤ 2 µm）的主流載具。
然而，載板與設備的資本支出（CapEx）是一道殘酷的財務算術題。半導體 12 吋晶圓廠的機台（ASML、Applied Materials、Lam）早已形成高度標準化的設備生態；而面板級封裝的超大尺寸，意味著所有單晶圓設備都無法直接沿用。
生產線必須全面引進大尺寸面板專用的步進曝光機、垂直連續電鍍線（VCP）、乾膜壓膜機、大面積 CMP 研磨機與自動光學檢查（AOI）設備。面板尺寸愈大，要維持 600 mm 跨度下電鍍銅厚度均勻度變異小於 3%，需要極為精密的電極屏蔽設計與動態流場控制。這使得從零建置一條合格的先進 FOPLP 量產線，初期資本投入動輒上看數百億新台幣。
這也解釋了為什麼台灣的面板大廠（如群創光電）將舊有折舊完畢的 3.5 代甚至 4 代 TFT-LCD 廠房改造為 FOPLP 生產線時，能展現獨特的競爭力：因為廠房無塵室與部分面板級黃光基建已大幅折舊，只要鎖定封裝線寬精度落在 2 µm 至 10 µm 的利基市場，便能以驚人的性價比切入中高階封裝領域。
FOPLP 不是要消滅 CoWoS，而是重塑先進封裝的分流版圖
回到本文最初的核心命題：面板級扇出型封裝（FOPLP）能解決 CoWoS 的產能荒嗎？
技術發展的演進並不是非黑即白的零和取代，而是層次分明的專業分工：
- CoWoS-S 守穩「極致互連密度」王座：在需要亞微米級（Sub-micron）金屬走線、連接多顆 HBM 的頂級雲端訓練晶片領域，矽中介層的物理特性與散熱穩定性依然不可替代。
- FOPLP 攻佔「大面積多晶粒整合」性價比高地：在線寬線距 2 µm 以上、不依賴極限 HBM 互連的領域，例如邊緣運算 AI 晶片、自動駕駛運算模組、射頻前端模組（RFEM）、電源管理晶片（PMIC）以及大尺寸通訊晶片，FOPLP 憑藉著大於 95% 的基板使用率與多倍數的單批產能，具備無法匹敵的單位面積成本競爭力。
- 戰略上的「產能減壓分流」：當原本擠在 12 吋晶圓級封裝（如 InFO 或部分 CoWoS-R 衍生架構）的中階晶片與通訊模組，逐步移轉至 FOPLP 方形基板生產線時，珍貴的 12 吋晶圓代工與 CoWoS 產能便能被大量釋放出來，專注供應最高單價的 AI 旗艦晶片。
對於半導體工程師與硬體架構決策者而言，評估封裝方案時不應盲目追逐面板級封裝的面積噱頭。唯有深入盤點晶片內部的互連密度需求、嚴格評估異質材料在熱循環下的翹曲極限，並精算設備折舊與良率損失的交叉臨界點，才能在這場從「圓形」跨向「方形」的封裝變革中，找到兼顧電氣效能與量產效益的最佳平衡點。
